層疊式封裝（英語：Package on Package，簡稱PoP），是一種積體電路（IC）封裝技術。此技術是將兩個或更多元件，以垂直堆疊或是背部搭載的方式，在底層封裝中整合高密度的數位或混合訊號邏輯元件，在頂層封裝中整合高密度或組合記憶體。PoP可提升手机、个人数字助理（PDA）、数码相机等设备的组件密度，代价是整体高度略有增加。PoP可超過兩個以上的封裝元件垂直堆疊，但由于散热问题，超过两层封装的堆叠较为罕见。
构型
层叠式封装主要有以下两种常见构型：
- 纯存储器堆叠：两个或多个仅包含存储器的封装相互堆叠；
- 混合逻辑-存储器堆叠：底部为逻辑器件（如CPU）封装，上部为存储器封装。例如，底部封装可以是一个用于手机的片上系统（SoC）。逻辑封装位于底部，是因为它需要大量BGA连接以与主板连接。
在印刷电路板组装过程中，PoP堆叠的底部封装直接安装在PCB上，其余封装则堆叠于其上。PoP堆叠中的各封装在回流焊接过程中实现彼此及与PCB的连接。
PoP封装可以由芯片制造商（如三星或TSMC）完成，也可以由原始设备制造商（OEM）（如魅族）完成。
优势
层叠式封装技术试图结合传统封装与裸芯片堆叠技术的优势，同时避免其缺点。
传统封装将每个芯片置于独立封装中，适用于标准PCB组装方式，即各封装并排焊接在PCB上。三维裸芯片堆叠的系统级封装（SiP）技术则是在单一封装中堆叠多个芯片，具有多种优势，也存在一些相较于传统PCB组装的不足。
在嵌入式PoP技术中，芯片被嵌入封装底部的基板中。这种PoP技术实现更小的封装尺寸与更短的电气连接长度，已获得日月光半导体（ASE）等公司的支持。[1]
相较于传统独立芯片封装的优势
最明显的好处是节省主板空间。PoP封装占用的PCB面积远小于传统封装，几乎与裸芯片堆叠封装一样紧凑。
从电气角度来看，PoP通过缩短不同器件之间的布线长度（如控制器与存储器）提高器件的电气性能，实现更快的信号传播并降低噪声与串扰。
相较于芯片堆叠的优势
裸芯片堆叠与层叠式封装之间存在多项关键差异。
层叠式封装最大的成本优势在于将存储器器件与逻辑器件解耦，因此其具备传统封装相较于裸芯片堆叠产品的所有优点：
- 存储器封装可独立于逻辑封装进行测试；
- 最终组装仅使用“已知良品”封装（若存储器存在缺陷，仅需丢弃该封装），而裸芯片堆叠产品中只要有一颗芯片不合格，则整个封装被弃；
- 最终用户（如手机或数码相机制造商）掌握物流控制权，因此可在不更换逻辑芯片的情况下更换不同供应商的存储器；存储器成为可自由采购的商品。这相较于封装内封装（PiP）更具灵活性，后者需事先确定具体的存储器型号与供应来源；
- 任何符合机械对接标准的顶部封装均可使用：入门级手机可采用小容量内存封装，高端手机可使用大容量内存封装，而底部逻辑封装不变，这有助于OEM优化库存管理。[2]而裸芯片堆叠或PiP则需提前数周甚至数月确定内存配置；
- 存储器仅在最终组装阶段加入，因此逻辑芯片供应商无需采购任何存储器芯片；而在裸芯片堆叠产品中，逻辑芯片厂商必须从存储器供应商采购晶圆。
JEDEC标准化
- JEDEC JC-11委员会负责PoP底部封装的外形标准化，相关文件包括MO-266A和JEDEC出版物95，设计指南4.22；
- JEDEC JC-63委员会负责PoP顶部（存储器）封装的引脚定义标准化，详见JEDEC标准21-C，第3.12.2–1页。
其他名称
层叠式封装亦有其他名称：
- PoP：指顶部与底部封装整体；
- PoPt：指顶部封装；
- PoPb：指底部封装；
- PSvfBGA：指底部封装，含义为“可堆叠超薄细间距球栅阵列”（Package Stackable very thin fine-pitch Ball Grid Array）；[3]
- PSfcCSP：指底部封装，含义为“可堆叠倒装芯片芯片级封装”（Package Stackable flip chip Chip Scale Package）。
历史
2001年，东芝研究团队成员T. Imoto、M. Matsui与C. Takubo开发出“系统模块”（System Block Module）晶圆键合工艺，用于制造三维集成电路（3D IC）封装。[4][5]目前已知最早将3D层叠式封装用于商业产品的是索尼2004年发布的PlayStation Portable（PSP）掌上游戏机。PSP硬件中使用了由东芝制造的嵌入式DRAM封装芯片，该芯片采用双芯片垂直堆叠。[6]当时东芝称其为“半嵌入式DRAM”，随后更名为“芯片封装芯片”（CoC）方案。[6][7]
2007年4月，东芝商业化了一款八层3D芯片封装的16 GB THGAM嵌入式NAND闪存芯片，该产品通过堆叠八颗2 GB NAND闪存芯片实现。[8]同月，美信集成产品的Steven M. Pope与Ruben C. Zeta提交了美國專利第7,923,830号（“具防拆网格的上层封装层叠式模块”）专利申请。[9]2007年9月，海力士半导体发布了24层3D封装技术，制造出包含24颗堆叠NAND闪存芯片的16 GB闪存芯片，采用晶圆键合工艺。[10]
參考
- ^ LaPedus, Mark. Mobile Packaging Market Heats Up. Semiconductor Engineering. 2014-06-19 [2016-04-28]. （原始内容存档于2024-08-08）.
- ^ Thomas, Glen. Package-on-Package Flux. Indium Corporation. [2015-07-30]. （原始内容存档于2018-11-25）.
- ^ Amkor Technology. Package on Package (PoP | PSfvBGA | PSfcCSP | TMV® PoP). [2015-07-30]. （原始内容存档于2016-03-03）.
- ^ Garrou, Philip. Introduction to 3D Integration. Handbook of 3D Integration: Technology and Applications of 3D Integrated Circuits (PDF). Wiley-VCH. 6 August 2008: 4 [2025-05-03]. ISBN 9783527623051. doi:10.1002/9783527623051.ch1. （原始内容存档 (PDF)于2022-10-09）.
- ^ Imoto, T.; Matsui, M.; Takubo, C.; Akejima, S.; Kariya, T.; Nishikawa, T.; Enomoto, R. Development of 3-Dimensional Module Package, "System Block Module". Electronic Components and Technology Conference (Institute of Electrical and Electronics Engineers). 2001, (51): 552–7 [2025-05-03]. （原始内容存档于2024-12-03）.
- ^ 6.0 6.1 James, Dick. 3D ICs in the real world. 25th Annual SEMI Advanced Semiconductor Manufacturing Conference (ASMC 2014). 2014: 113–119 [2025-05-03]. ISBN 978-1-4799-3944-2. S2CID 42565898. doi:10.1109/ASMC.2014.6846988. （原始内容存档于2021-04-26）.
- ^ System-in-Package (SiP). 东芝. [3 April 2010]. （原始内容存档于3 April 2010）.
- ^ TOSHIBA COMMERCIALIZES INDUSTRY'S HIGHEST CAPACITY EMBEDDED NAND FLASH MEMORY FOR MOBILE CONSUMER PRODUCTS. 东芝. April 17, 2007 [23 November 2010]. （原始内容存档于November 23, 2010）.
- ^ United States Patent US 7,923,830 B2 (PDF). 2011-04-12 [2015-07-30]. （原始内容存档 (PDF)于2016-04-24）.
- ^ Hynix Surprises NAND Chip Industry. 韩国时报. 5 September 2007 [8 July 2019]. （原始内容存档于2023-11-21）.